کتابخانه های نوشته شده با جاوا اسکریپت

cheshire

یک SoC 64 بیتی RISC-V با حداقل قابلیت لینوکس که در اطراف CVA6 ساخته شده است (توسط پلتفرم پالپ).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

چرخه پیاده سازی دقیق FPGA انواع مختلف CPU 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

برنامه های افزودنی Verilog برای Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->پل SPI.
  • 21
  • MIT

cortex-m0-soft-microcontroller

اجرای میکروکنترلر نرم ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

ماژول I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

پردازش بی‌درنگ ویدیو با فیلترهای Gaussian + Sobel که Artix-7 FPGA را هدف قرار می‌دهد.
  • 15

dnn-engine

موتور DNN جهانی AXI-Stream با جریان داده جدید که 70.7 Gops/mm2 را در GP 65 نانومتری TSMC برای VGG16 8 بیتی قادر می‌سازد.
  • 15

SVA-AXI4-FVIP

ویژگی های YosysHQ SVA AXI.
  • 14
  • ISC

libsv

یک کتابخانه IP سخت افزار دیجیتالی با پارامترهای SystemVerilog منبع باز.
  • 13
  • MIT

ndk-app-minimal

برنامه حداقل بر اساس کیت توسعه شبکه (NDK) برای کارت های FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

کنترل کننده وقفه سریع RISC-V (توسط پلتفرم پالپ).
  • 11
  • Apache License 2.0

rggen-sv-rtl

ماژول های رایج SystemVerilog RTL برای RgGen.
  • 9
  • MIT

mips_cpu

MIPS تک چرخه 32 بیتی.
  • 9

hardcloud

FPGA به عنوان یک OpenMP Offloading Device..
  • 9
  • Apache License 2.0

risc-v-single-cycle

یک سی پی یو سیکلی Risc-V 32 بیتی.
  • 8

rp32

پردازنده RISC-V با CPI=1 (هر دستورالعملی که در یک چرخه ساعت اجرا می شود).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA کم تاخیر 10GBASE-R PC.
  • 4
  • MIT

Arithmetic-Circuits

این مخزن شامل ماژول های مختلفی است که عملیات حسابی را اجرا می کنند. (توسط GabbedT).
  • 2
  • MIT

v_fplib

کتابخانه FPU Verilog.
  • 1
  • GNU General Public License v3.0

picoMIPS

پردازشگر picoMIPS در حال انجام تبدیل affine.
  • 1
  • MIT

RV32-Apogeo

یک پردازنده 32 بیتی RISC-V، 7 مرحله ای، خارج از دستور، تک شماره ای. هسته پسوندهای B، C و M را پیاده سازی می کند. حافظه پنهان I و D موجود است..
  • 1
  • MIT

risc-v_pipelined_cpu

CPU RISC-V با خط لوله 5 مرحله ای که در SystemVerilog نوشته شده است.
  • 0

FPGAprojects

کدهای Verilog برای پروژه های FPGA که در سال 2019 انجام دادم، از جمله CPU MIPS خط لوله 5 مرحله ای..
  • 0

TCB

اتوبوس محکم، پیچیدگی کم، اتوبوس سیستم با عملکرد بالا..
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

یادگیری اصول اولیه Systemverilog، testbench و موارد دیگر..
  • 0

osdr-q10

فایل های طراحی لنگر Orion، سیستم عامل و کد FPGA..
  • 0